Частота кольцевой шины процессора intel

В скобках указаны значения для Nehalem (если есть отличие).

Сразу скажем, что кэши L1I и L2 почти не изменились — у первого ассоциативность снова (как и до Nehalem) стала 8, а у второго чуть увеличилась задержка. Самое главное изменение в ядрах, касаемое кэшей, кроется в доступе к L1D, который теперь стал 3-портовым: к раздельным портам чтения и записи добавили ещё один для чтения. Кроме того, как уже было указано, в планировщике Nehalem 2-й порт вычисляет адрес чтения и исполняет само чтение, 3-й вычисляет адрес записи (только), а 4-й — исполняет саму запись. В SB же порты 2 и 3 могут и вычислить любой адрес, и исполнить чтение.

Внимательный Читатель сразу найдёт подвох: портов L1D — 3, а адресных генераторов — 2. При не более чем 16-байтовых обменах их устоявшийся максимальный темп составит 32 байта/такт (либо два чтения, либо чтение и запись). 32-байтовые операции каждым портом обслуживаются за два такта, причём вычисление адреса для конкретной команды происходит в течение первого из них. Так что для двух чтений и одной записи требуется три адреса в течение двух тактов — тогда при потоковых обменах один из трёх нужных адресов можно вычислить заранее в течение второго такта предыдущей 32-байтовой операции. Только так мы получим искомый максимум в 48 байт/такт.

Возникает довольно странный компромисс: три 16-байтовые операции за такт в потоке сделать нельзя. С другой стороны, за такт можно вычислить адреса для двух 32-байтовых обменов, но даже одно 32-байтовое чтение за такт не запустишь, потому что порты чтения не объединяются. Т. е. либо нам не будет хватать числа AGU (тех, что в портах 2 и 3), либо ширины портов, либо возможности их объединения.

Как мы знаем из теории, многопортовость в кэшах чаще всего делается не явная, а мнимая, с помощью многобанковости. Однако Nehalem нарушил это правило, внедрив 8-транзисторные битовые ячейки для всех кэшей ядра. Помимо большей экономии (об этом подробно рассказывалось в статье о микроархитектуре Intel Atom, который тоже применяет такую схему), это также даёт возможность получить истинную 2-портовость (чтение + запись), что и было использовано в L1D — никаких конфликтов по адресам в имеющихся 8 банках не было. В SB банков по-прежнему 8, а портов уже 3. Очевидно, конфликты неизбежны, но только среди адресов портов чтения.

Каждый банк L1D имеет ширину в 8 байт, вместе составляя строку, поэтому каждый из 16-байтовых портов использует 1–2 банка при выровненном доступе и 2–3 при невыровненном. Например, 8-байтовое чтение, пересекающее 8-байтовую границу, использует 2 банка, как и выровненное 16-байтовое. В SB конфликт происходит, если хоть один из банков, нужных одному чтению, также нужен и второму, причём для доступа к другой строке. Последнее означает, что если оба чтения требуют не только одинаковый(ые) банк(и), но и одинаковые номера строк в нём (них), то конфликта не будет, т. к. фактический доступ произойдёт один, и он обслужит оба обращения. В Nehalem, с его единственным чтением за такт, такого, очевидно, быть не могло.

Упомянув о невыровненном доступе, скажем и о более «грешных» делах — пересечении строки кэша, что обойдётся 5-тактным штрафом, и границы страницы виртуальной памяти (чаще всего — 4 КБ), что наказывается в среднем 24 тактами (ситуация требует сериализации конвейера). Причём последняя цифра малообъяснима, т. к. TLB, как мы увидим ниже, способны на одновременную обработку обеих смежных страниц — но даже при последовательном доступе двухзначной цифры получиться не может…

Читайте также: Шины sailun terramax a t 235 65 r17 104s

Видео:Как разогнать процессор и память? Гоним по шине и множителю.Скачать

Изменений в LSU (контроллере L1D, который Intel упорно называет MOB) не меньше, чем в само́м кэше. Начнём с того, что очередь чтения удлинилась с 48 до 64 ячеек, а записи — с 32 до 36. Каждая ячейка привязана к одному мопу, а очередь записи хранит ещё и 32 байта данных (было 16). Очередь чтения хранит все команды считываний, но в каждый момент не более 32 могут обрабатываться на разных стадиях. Фактически, это отдельные диспетчер и планировщик, «ROB» которых хранит 64 мопа, а «резервация» — 32. Когда чтение завершено, моп удаляется из этой резервации, но остаётся в очереди чтения до отставки. Очередь записи хранит информацию до отставки предыдущих команд, когда ясно, что адрес, данные и сам факт исполнения команды верны, а значит её можно попытаться записать в кэш. Если попытка успешна — моп записи уходит в отставку, освобождая место и в очереди, и в ROB. При промахе или других проблемах запись задержится.

Как и все современные кэши, L1D является неблокирующим — после промаха он может принимать дальнейшие запросы одновременно с заполнением себя подгруженными данными. Кэш может выдержать даже 3 промаха/такт. Одновременно удерживается столько промахов, сколько имеется буферов заполнения. В SB, как и в его предшественнике, у L1D таковых 10, а у L2 — 16. Политика отложенной записи в L1D и L2 означает, что модифицированная строка остаётся в кэше до вытеснения, однако информация о факте её модификации (если до этого данные были «свежие») отправляется в теги соответствующей строки в L3.

Внеочерёдный доступ

Внеочерёдный движок получил любопытное дополнение: предсказание адресов, на основе которого порядок обращений в кэш может быть переставлен, делается не отдельными адресами, а целыми диапазонами — предсказывается верхнее и нижнее значения адреса, в пределах которых, как предполагается, произойдёт запись. Если точно известный адрес чтения не попадает ни в один диапазон ещё не исполненных записей — чтение можно запустить заранее. Такой вариант срабатывает чаще имевшегося ранее, который разрешал внеочерёдную загрузку, только если есть высокая вероятность несовпадения с конкретным адресом записи. Сама вероятность рассчитывается, как в предсказателе переходов — в LSU, видимо, есть некий аналог таблицы BHT со счётчиком вероятности в каждой ячейке. Когда адрес записи становится известен, счётчик увеличивается при несовпадении адресов и уменьшается при конфликте.

Однако предсказатель оперирует только выровненными на 16 байт чтениями размером до 16 байт, а также выровненными 32-байтовыми — остальные будут ждать вычисления адресов всех предыдущих записей. Ещё одна проблема нового движка в том, что он предсказывает лишь младшие 12 бит адресов: если у записи и чтения они равны (даже если они не предсказаны, а точно известны), то чтение считается зависимым от записи. Т. е. фактически предсказывается лишь 8 бит адреса — с 5-го по 12-й. Возможно, ложная зависимость обусловлена тем, что в ячейках таблицы счётчиков нет поля, хранящего старшую часть адреса.

…серьёзно улучшен. Описывать громоздкие старые правила для Nehalem мы не будем, укажем сразу новые:

• байты для чтения должны полностью содержаться в записи, вне зависимости от выровненности адресов и размеров операций; это эквивалентно следующему: W-байтовая запись по адресу A перенаправляется в R-байтовое чтение по адресу B, если A≤B и A+W≥B+R; далее указаны исключения:
• если запись 16- или 32-байтовая — 4- и 8-байтовые чтения обрабатываются в пределах её 8-байтовых порций;
• если запись 32-байтовая — все чтения, кроме 32-байтовых, обрабатываются в пределах её 16-байтовых половин;

Ясно, что STLF не может работать одновременно с внеочерёдной загрузкой: адреса записей должны быть известны точно, а не только 8 битами.

Справочник по разгону процессоров Intel Haswell

Оглавление

Вступление

В этом материале будет дано общее руководство по разгону процессоров Intel Core с архитектурой Haswell для сокета LGA 1150.

реклама

Видео:Частота процессора, множитель и системная шинаСкачать

Ранее в лаборатории уже были проведены различные тесты по разгону Haswell:

После прочтения вышеуказанных статей у начинающих или даже опытных оверклокеров могут возникнуть вопросы: «С чего лучше начать разгон Haswell серии К?» и «Какая последовательность действий необходима при разгоне Haswell серии К?» Ответы на эти и другие вопросы даются ниже в формате более простого изложения уже накопленного на данный момент опыта участников форума и результатов тестов лаборатории.

Немного теории

Прежде чем начать сам процесс разгона, необходимо освежить в памяти особенности новых решений Intel.

Одним из основных нововведений архитектуры Haswell является интеграция под крышку процессора регулятора напряжения питания – iVR.

Что это меняет для пользователя? В первую очередь то, что теперь четырехфазные, относительно бюджетные материнские платы способны на серьезный уровень разгона ЦП, для достижения которого ранее необходимо было приобретать недешевые системные платы с шестью и более фазами подсистемы питания CPU. Такое стало возможно благодаря тому, что теперь на процессор материнской платой подается более высокий уровень напряжения питания – 1.8 В, вместо прежних 1 В. На картинке выше ввод напряжения обозначен как Vccin.

Читайте также: Ремонт датчика давления в шинах додж калибр

Напряжение Vccin 1.8 В подается на процессор в интегрированный регулятор питания iVR, где последним при помощи триста двадцати фаз оно преобразовывается в различные уровни напряжения для различных узлов внутри ЦП.

Еще со школы нам должно быть известно, что мощность равна произведению напряжения и силы тока. Сравним нагрузку на подсистему питания CPU у материнской платы при разных напряжениях для 77 Ватт Ivy Bridge и 84 Ватт Haswell:

Видео:Разгон кольцевой шины и кэша L3 процессораСкачать

• 77 Вт / 1.2 В = 64.2 А.
• 84 Вт / 1.8 В = 46.6 А.

Теперь возьмем данные по потреблению из статьи «Изучение нюансов» и посчитаем нагрузки для серьезного разгона Haswell при потреблении процессором 200 Ватт:

реклама

Именно высокий ток диктует необходимость большого количества фаз питания для успешного разгона. Забегая вперед, отмечу, что уровень Vccin можно поднимать до 2.4 В (что собственно и было реализовано в лаборатории), тем самым еще более разгружая подсистему питания (VRM):

Поскольку производители материнских плат сегодня обычно используют подсистему питания (VRM) с рабочим током около 40 А на фазу, нетрудно посчитать, что даже для такого разгона Haswell нужно уже как минимум три фазы питания. Достаточным количеством, с небольшим запасом, будет четыре фазы. Разумеется, не маркетинговых виртуальных фаз, а настоящих.

До интеграции iVR под крышку процессора, фазы на системной плате разделялись на различные узлы ЦП, например, такие как iGPU, ядра CPU, интегрированный контроллер памяти. Но теперь у Haswell нет фаз со специализацией, все фазы питания на материнской плате работают вместе над обеспечением мощности для iVR CPU. Оперативная память, как и ранее, работает на отдельной фазе питания, обычно находящейся рядом со слотами памяти.

Интеграция iVR под крышку ЦП избавила от Vdrop – падения напряжения питания ядер процессора под нагрузкой. Такое падение негативно отражается на стабильности CPU, вводя его в нестабильный диапазон напряжений. Для устранения этого эффекта материнской платой ранее использовалась схема компенсации падения напряжения – Load-Line Calibration. При разгоне уровень компенсации требовалось подбирать вручную. Теперь iVR берет контроль над напряжением в свои руки, облегчая жизнь пользователю.

Разгон на практике

Хорошему разгону необходимо хорошее охлаждение. Так, для достижения высот частотного потенциала BOX-версии кулеров однозначно не подойдут и следует обратить внимание на башенные конструкции на тепловых трубках в ценовой категории от

$40. Многие из таких решений ранее уже были рассмотрены в лаборатории.

Видео:Частота процессора или частота системной шины?Скачать

Кроме того, как показала практика предыдущих статей по разгону, больших частот на ЦП Haswell достичь сложно из-за штатного термоинтерфейса под крышкой CPU.

Перед разгоном можно попробовать оценить потенциал вашего процессора. Для этого необходимо сбросить настройки системной платы в заводское состояние. Сделать это можно перемычкой на материнской плате или из BIOS, загрузив настройки по умолчанию. При этом следует учесть, что некоторые производители оснащают свои модели плат физическими переключателями режимов экономии электроэнергии и предустановленных профилей разгона. Экономию и разгон нужно отключить. За подробностями следует обратиться к инструкции по плате.

После сброса настроек процессор будет функционировать на штатной частоте и iVR назначит ему базовое напряжение, которое можно увидеть как Vcore в BIOS и в разделе мониторинга напряжений.

Существует некоторая зависимость разгонного потенциала Haswell от базового напряжения. Точная статистика пока не собрана, в силу новизны платформы, но уже прослеживается следующая примерная тенденция, замеченная на скальпированных процессорах с «жидким металлом» под крышкой.

Однако есть противоречивая практика у нескольких обладателей моделей Haswell на нашем форуме, когда ЦП с откровенно плохим прогнозом разгоняется не хуже процессора с хорошим прогнозом при близких напряжениях Vcore у обоих. Следовательно, нельзя полностью положиться на такую методику предсказания, но и игнорировать ее тоже не стоит.

реклама

Теперь, когда известно базовое напряжение, можно перейти непосредственно к процессу разгона.

Начнем с напряжений различных узлов процессора и их условно допустимых предельных уровней. Опытным путем энтузиастами за многие годы было выявлено, что более-менее безопасно превышать напряжения при разгоне можно на 20-30% от номинального уровня. Однако сам производитель никаких гарантий не дает, поскольку разгон не является штатным режимом функционирования. Тем не менее, Intel предлагает «застраховать» CPU за небольшую плату.

Читайте также: Man tga can шина

В Haswell существует несколько типов управления напряжением питания ядер процессора. Каждый производитель может проявлять тут бурную фантазию в названиях режимов, но интуитивно вы сможете догадаться, какой режим и под каким названием скрывается.

реклама

Для примера, приведу ниже скриншот из BIOS материнской платы ASUS.

Видео:Преимущества от разгона процессора и памяти в играх. Как, что и когда разгонять?Скачать

Auto (Adaptive) – адаптивный автоматический режим. В этом случае напряжением управляет iVR процессора во всем диапазоне частот. Положительным моментом является то, что напряжение регулируется автоматически. Отрицательный момент – iVR зачастую неадекватно поднимает напряжение, выше достаточного уровня, чем может вызвать перегрев CPU и активацию его защиты в виде снижения частоты – троттлинг.

Offset – сдвиг кривой зависимости напряжения и частоты. Для понимания принципа его работы стоит посмотреть на следующую таблицу.

реклама

Добавляя сдвиг напряжения, мы сдвигаем на графике уровни напряжений на всех уровнях частот ядер, получая большее напряжение на прежней частоте.

Положительным моментом является то, что вы частично сами управляете напряжением, задавая сдвиг. Отрицательным моментом – сложность подбора такого режима, а именно его достаточности и баланса нагрева. Подбор размера сдвига осуществляется методом проб и ошибок.

Смешанный режим (интерполяция, адаптивный offset). Это режим двойного сдвига. На всем диапазоне штатных частот применяется обычный offset, а сверх них, уже на турбочастотах, применяется еще больший сдвиг. Выглядит это так:

реклама

Плюсы и минусы те же самые, что и у обычного Offset.

Однако у дополнительного сдвига есть одна полезная особенность – он может быть отрицательным. Для чего это может пригодиться? Например, можно задать первичный offset, который поднимет напряжения во всем диапазоне частот, а дополнительный отрицательный сдвиг поможет снизить верхний предел напряжения на турбочастотах. Этим можно заметно снизить нагрев процессора под большой нагрузкой, если iVR в вашем случае чрезмерно поднимает напряжение.

реклама

Подобрать настройку напряжения с дополнительным offset еще сложнее, не говоря уже про настройки с его отрицательными значениями. Поберегите нервы.

Перейдем к следующему способу управления напряжением.

Последний режим это Manual, ручной. В нем у напряжения есть заданный потолок, который увеличивается под нагрузкой лишь на 0.010 В – 0.015 В. Небольшое увеличение напряжения – работа автоматической логики iVR. Плюсы такого решения – легче подобрать нужное напряжение и стабильность во всем диапазоне частот. Минусы – да, в общем-то, их и нет.

реклама

Лучше начинать разгон, выбирая ручной способ управления напряжением. Это облегчит и ускорит сам процесс.

Видео:ОБРАЗОВАЧ / КАК РАЗОГНАТЬ ПРОЦЕССОР INTEL И AMD!Скачать

Что касается других подсистем процессора, то аналогичные способы управления существуют для Vring, Vsa, Viod, Vioa узлов ЦП. Некоторые из них лишены ручного режима или дополнительного offset.

• Свежие записи
  • Нужно ли менять пружины при замене амортизаторов
  • Скрипят амортизаторы на машине что делать
  • Из чего состоит стойка амортизатора передняя
  • Чем стянуть пружину амортизатора без стяжек
  • Для чего нужны амортизаторы в автомобиле
  • Правообладателям
  • Политика конфиденциальности

  💥 Видео

  Разгон на "постоянку" в современных процессорахСкачать

  

  Частота процессора, множитель и системная шинаСкачать

  

  Как работает процессор: частоты, шины и т.д.Скачать

  

  Asus и intel . Разгон за 1 мин! Гайд Разгон андервольт процессора z490 z590 z690 как разогнать процСкачать

  

  Гайд инструкция как разогнать процессор intel i5 12600k \ i7 12700k \ i9 12900k на msi z690 РазгонСкачать

  

  Как разогнать процессор. Инструкция для чайников. Intel.Скачать

  

  Святой разгон Intel. Гайд для чайниковСкачать

  

  Как процессор выбирает себе частоту?Скачать

  

  Разгон частоты шины на китайском LGA2011 с помощью SetFSBСкачать

  

  Разгон процессоров Intel и AMD через BIOS.Скачать

  

  Как разогнать процессор на 100 и Как повысить Фпс в играхСкачать

  

  AsRock b660m Riptide и i5 12400 разгон процессора и оперативной памяти ddr4 по шине Гайд инструкцияСкачать

  

  Как планомерно повышать напряжение и частоту fsb шины для разгона процессора через BIOSСкачать

  

  Load-Line Calibration (LLC) - лучший друг при разгоне процессора.Скачать